晶片與電路板的橋樑-封裝

俗話說得好：『婆媳之間的橋樑是老公，溝通得好，人生幸福美滿。』同樣地，晶片與電路板（PCB）之間的橋樑，是封裝(Package)。封裝設計得好，老闆荷包滿滿。老公表示：『😐』」

剛踏入半導體產業時，對「封裝」這個詞既熟悉又陌生。熟悉是因為常聽到，尤其在股市新聞中看到「國內XX封裝大廠營收創新高！」等利多消息；但對技術知識卻是一片空白。聽到什麼 QFP、QFN 只能一臉茫然，更別提 BGA 或近期因台積電和輝達走紅的「先進封裝」了。不過有趣的是，隨著股價狂飆，很多股市網紅也搖身一變成了「先進封裝專家」了😆。

股市網紅介紹先進封裝示意圖

封裝的發展從早期的DIP到現在的3D IC [1][2]，封裝的種類也算是百家爭鳴，光QF系列就可以發展出一大串QFN(無腳)、QFP(有腳)...。光是在產品的應用種類上就有很多的選擇 [3]，每種類型的封裝都有其優缺點，與應用場景。

半導體封裝發展歷史 [2]

當時看到這麼多種類的封裝型式，心涼了，摸了摸自己的頭，好像有點暈，感覺自己不適合半導體產業。但實際接觸後，發現其實封裝再怎麼變化，最後都是要連接到電路板(PCB)上的，常見的就只有兩種封裝Base，Leadframe與BGA (Ball Grid Array)。和晶片的IO pin怎麼連接出來，常見的連接方式有bond wire和flip chip。(我這裡談的是基本連接方式，當然有些人也會把Interposer、TSV、Substrate定義成連接方式也可以，畢竟封裝每家公司都有不同的定義。)

晶片的連接技術

要了解封裝，就要先從裸晶(Die)來說起。晶片的連接主要分成引線鍵合(Wire Bond)與倒裝晶片(Flip Chip)連接技術為主。

引線鍵合(Wire Bond)

Wire Bond就是將裸晶上的bond pad與封裝內的導線架(Lead frame)或基板(substrate)上的Finger Pad用細金屬線連接起來的技術。目前鍵合的方式有熱壓、超音波和熱壓超音波鍵合(不要懷疑，就是前面兩個技術相加XD)。

這裡就稍微說明熱壓超音波鍵合技術，熱壓超音波鍵合是目前業界主流的鍵合技術。該技術結合了超音波振動與加熱的雙重機制，在超音波鍵合過程中，透過金屬線與焊墊（Bond Pad）之間的彈性振動，破壞接觸表面的氧化層，同時產生熱量，使兩者形成牢固的接合。 此外，加熱板（Heated Base）與劈刀（Wedge）同步加熱至約150°C，有助於金屬間原子在接觸界面的相互擴散，進一步增強分子間的作用力，從而提升鍵合點的強度與穩定性。這裡僅做簡單說明，有興趣可以參考文獻[4]，示意圖如下:

熱壓超音波鍵合技術 [4]

Bonding步驟 [5]

倒裝晶片(Flip Chip)

Flip Chip顧名思義，就是將晶片上的凸點（Bump）倒裝後，直接連接到基板（Substrate）或PCB板上。至於Bump的種類，這裡不做詳細討論，目前業界常見的類型主要分為C4 Bump與Copper Pillar兩種。簡單來說，Copper Pillar外加了銅柱結構，可以增加高度，相較於C4 Bump具有更小的間距，因此能在相同尺寸的晶片（Die）上容納更多的I/O Pad，進一步提升元件的連接密度與設計靈活性。

Schematic diagram of flip-chip assembly[6]

封裝種類

談完連接方式，接著再看封裝種類就會清楚很多。大致可以分成三大類來說明，Lead frame封裝、BGA封裝、複雜結構封裝。

Lead frame封裝

導線架封裝可以說是封裝的始祖，也是結構相對簡單而且歷久彌新，全靠便宜耐用撐起這個稱號。從最陽春的TO封裝發展到DIP、SO系列、QF系列，詳細可以參考ASE的資料與文獻[7][8]

Cross Section of the LFCSP [9]

BGA封裝 (球柵陣列封裝)

晶片封裝會發展到BGA的型態，主要是現在晶片的IO數越來越多，所需要引出的引腳越來越多。加上傳輸的Data rate越來越高，要求封裝的電感越來越小，若使用導線架會有很大的風險會Fail。BGA的外觀差異不大，但種類非常多，像是Die是Fan in還是Fan out，有沒有用Substrate或是用PI tape的方式，還有面板級封裝與晶圓級、傳統封裝製程，就可以分成很多名詞種類。舉個例子TFBGA(Thin and Fine Ball Grid Array)，就是封裝厚度很薄且BGA的Ball pitch是更精細。至於產品要用甚麼封裝取決於Die的尺寸、IO數量與功能等。

這個時候或想說，這麼多封裝，怎麼記得起來?其實可以將封裝拆成三個部件來看，Die的連接方式、轉介基板或Type(PS. 其實轉介方式就兩個方向，往Die發展就是RDL、interposer；往PCB發展就是基板發展FR4、BT、ABF...)、連接到電路板。用這個三個部件透過不同的組合在轉換而已，最後再用Molding包起來。

封裝邏輯

舉個常見封裝例子，使用連接方式有bond wire、Flip Chip有兩種方式，Die到PCB有使用基板，連接到電路板是使用BGA base，就是常見的Wire bond BGA和Flip chip BGA這兩種封裝，如下圖：

Die connected to BGA with bond wire [10]

Die connected to BGA using flip chip [10]

這時候會想原來這麼簡單啊，但怎麼沒看過Lead frame封裝用Flip chip的方式連接。確實是沒有。主要是這樣做不合邏輯，先不談Lead frame能不能Bumping上去(但好像是可以做的)，光成本就不符合邏輯，有點殺雞用牛刀的概念。這裡只是簡單的去分類封裝技術，事實上封裝是一個很專業的領域，尤其是在製程上，能想得出來跟做出來，是兩個不同維度的事情。後續在看複雜結構會更有感覺，做封裝跟做晶圓一樣，不容易啊。

複雜結構封裝

複雜結構封裝種類也很繁多，說很複雜也不會，主要是看要了解多深(超廢的一句話😆)。概念與前面說明的是差不多的，只是多了把Die跟Die之間的連結，包進來封裝一起做。從發展歷史來看，主要是由SOC(system on chip)的退而求其次的方式而發展出來，變成早些年也很有話題的SIP(system on package)。也就是要同質晶圓上做出一個系統很難(SOC)，乾脆降低難度。把系統(不同功能的Die)做在同一個封裝裡(SIP)。更早些年還有MCM(Multi-Chip Module)封裝。然後的發展就是平面做到極限，就往2樓發展，加上使用中介層連接(俗稱2.5D IC)。再更進階就是直接Die疊Die，再往3樓以上發展(俗稱3D IC)，這些就是近幾年很有話題的先進封裝CosWoS(Chip-on-Wafer-on-Substrate)、SoIC封裝技術如圖[11][12]: (我個人認為這些就是SIP發展分支，最後都是做成一個pack 😆)

CosWoS(Chip-on-Wafer-on-Substrate)封裝技術 [11]

2.5-D 堆疊使用中介層搭配 TSV 將多個晶片連接至封裝，而 3D 堆疊則使用 TSV 作為垂直堆疊裸晶的設計。[12]

事實上先進封裝的種類不只CoWoS，還有技術更成熟的Info，沒有使用中介層，使用RDL層去擴張Die的出bump面積，讓更多的IO pad連接到基板。[13]以上僅是先進封裝技術的概念。因為光是interposer大致依材料內容就可以分成三種架構：Silicon interposer（目前比較成熟的製程）、RDL interposer、Silicon bridge(EMIB)，加上Bump種類、TSV等，有興趣可以參考[14]。

其實早些年也有類似技術像是PIP(Package in Package)、PoP (Package on Package)，就是封裝包封裝與封裝疊封裝的概念，如下圖[15]: (都是SIP)

PIP(Package in Package) and PoP (Package on Package) [15]

訊號完整性在封裝的影響

最後談談SI的影響，封裝要做好一個很重要的因素，就是要有良好的封裝通道。封裝從一開始的的DIP封裝發展到近期的CoWos封裝，對於傳輸高速訊號是友善的。路徑縮得越來越短，對於入射與反射的loss都是有相當的幫助。但事實上SI工程師在小尺寸的封裝更關注的是反射的loss。但在封裝含有TSV、interposer，由高Dk值矽材組成的結構，高頻損耗與一般的FR4還是有差的，必須額外考慮其他常見的SI問題(串擾和通道損失)，像TSV這種Die to Die的傳輸，應用在Serdes電路上Skew也是需要考慮的。(但與傳輸速率相比結構夠短是可以忽略的)

簡單看個文獻[16]例子，Wire bond連接封裝，在高速訊號傳輸路徑上，最害怕遇到磅線結構，對於高頻來說，Wire就是一個高電感性元件，會造成高阻抗，影響整體傳輸頻寬。可透過訊號磅線與GND磅線的間距、磅線的尺寸與整體結構，降低感性，來達到阻抗控制的需求。如下圖[16] (這種結構封裝廠是可以做到，但還要看bond pad在Die上的位置能不能這樣出線😆)

Bondwire control by muti layer wire structure [13]

Result [16]

再以Wire bond BGA來說明 [17]，其實Wire bond BGA封裝要做得好，反射就要小。反射點不外乎就是bondwire、Via、Solder Ball Pad。就像感情一樣，主要都是肝、腎的問題，肝不好，氣色就不會好。腎不好...😆

Three discontinuity regions in a wire-bonded plastic ball grid array package [17]

再來是先進封裝，比較令人頭疼的會是PI問題，尤其電流一大，最直觀的IR drop問題就來了，這裡先不細談了。在SI設計上相對容易，主要需要考慮訊號與訊號之間的佈線空間是否足夠，足以最小化串擾問題。另外就是TSV via 尺寸很小，需考慮集膚效應造成插入損耗是否過大的問題。例外在RDL層，不太可能會有大面積的舖銅，做為參考面當迴流路徑。只有所謂的GND trace，下圖簡單的Study不同差分線佈線方式對於差損的影響，如下圖[18]:

不同差分線佈線方式對於差損的影響 [18]

寫到這裡，不禁有種自己在寫一篇陽春版的封裝技術 Review 的感覺。對於 SI/PI 工程師來說，封裝設計的核心不在於追求最先進的封裝製程，而是選擇最適合產品需求的技術。說白了，其核心還是成本考量，這也是 SI/PI 工程師的基本技能之一 Trade-off！😆

這讓我聯想到以前看《中華一番！》時的一集：神前刀工對決，小當家與雷恩的最終對戰。比賽的材料是鯛魚，雷恩拿出了一把令人驚嘆的猛刀 — — 北辰天狼刃（功能是切出的魚肉特別保鮮 😆）。而小當家則僅有一把由母親傳承下來的百穴菜刀。最後小當家贏了比賽。獲勝的關鍵在於，他在百穴菜刀上巧妙地纏繞了細鋼絲，讓刀在切割鯛魚時，達到與北辰天狼刃相同的保鮮效果。

老闆表示🧓：「百穴菜刀?不覺得鋼絲很像磅線嗎？新產品用 QFN 應該就能Work了吧！」

中華一番劇情

Double bonds with multi-wirebonds [20]

參考文獻

[1] IC封裝與測試，蔥寶說說，https://www.macsayssd.com/ic-packaging-and-testing

[2] 一文看懂封裝基板，http://www.semiinsights.com/s/electronic_components/23/43704.shtml

[3] IC封裝類型列表，https://zh.wikipedia.org/zh-tw/IC%E5%B0%81%E8%A3%85%E7%B1%BB%E5%9E%8B%E5%88%97%E8%A1%A8

[4] What‌ ‌is‌ ‌the‌ ‌Wire‌ ‌Bond‌ ‌Process?‌ ‌,https://oricus-semicon.com/what-is-the-wire-bond-process/

[5] **Gopal Bhatt**, Optimization of Ultrasonic and Thermosonic Wire-Bonding Parameters on Au/Ni Plated PCB Substrate

[6] Jing Rou Lee, **A review on numerical approach of reflow soldering process for copper pillar technology**

[7] ASE Leadframe Packaging Offerings, https://ase.aseglobal.com/ch/leadframe-packaging/

[8] https://www.iem.yzu.edu.tw/chinese/..%5CFiles%5CSpeech%5C20090512.pdf

[9] AN-772: A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP), https://www.analog.com/en/resources/app-notes/an-772.html

[10] https://www.protoexpress.com/blog/bga-features-soldering-x-ray-inspection/

[11] AIGC 帶動 CoWoS 先進封裝需求https://wangofnextdoor.blogspot.com/2023/07/aigc-cowos.html

[12] 什麼是先進半導體封裝？, https://www.ansys.com/zh-tw/simulation-topics/what-is-advanced-semiconductor-packaging

[13] 如何区分Info与CoWoS封装？, https://www.eet-china.com/mp/a229437.html

[14] 一文读懂先进封装的四大要素？TSV、Bump、RDL、wafer， https://www.ab-sm.com/a/59988

[15] https://www.ose.com.tw/technology/system-level-separate

[16] Jun-Jian Ju, Multi-Layered Wire Bonding Structure for

Impedance Matching

[17] Dong Gun Kam and Joungho Kim, Packaging a 40-Gbps Serial Link Using a Wire-Bonded Plastic Ball Grid Array

[18] Wenchao Tian and Zhanghan Zhao, Electrical Performance Simulation of 2.5D Package

[19] Arun Chandrasekhar, Characterisation, Modelling and Design of Bond-Wire Interconnects for Chip-Package Co-Design