如何評估電源去耦電容(Decoupling-Cap)?

以前設計板子的時候，看到有空間。第一個想法就是:「有空間，電容不加爆嗎?」IC的電源Pin腳附近就是要放0.1uF, 1uF, 10uF三顆SMD電容，這種"one per decade"的擺法[1]，不求成本，僅求一個字"穩"! 但這是合理的嗎?

去耦電容?有空間不加爆嗎?

去耦電容的本質

要分析合不合理之前，要先了解電容的本質是甚麼?電容是由兩個極板組成，形成能儲存電荷裝置，目的就是儲存電荷(有人比喻成池塘或水桶)，所以加爆就對了? 但那晶片附近不就直接放大顆爆漿電容(電解電容)就好了，俗擱大碗! 幹嘛放什麼SMD電容?! 但事實上去耦電容主要可以由兩個角度做解讀。

在解釋前先定義Ripple與noise的差異，Ripple 是電源輸出中的低頻(kHz~MHz)週期性波動(Sine wave or others)，而 Noise 則是來自電源開關瞬間或外部干擾的隨機高頻雜訊(Hz~GHz)。為甚麼要說這個呢?因為我們敵人是誰，這個很重要!這裡的去耦主要是針對降低Noise。

1. 儲能

我們可以用一個簡化的電路結構去解釋，電容是怎麼即時提供電荷達到減小Noise。下圖表示一個電源Source供電給Load，在路徑上並聯一顆電容。當負仔電流IL保持不變的情況下，負載與電容的電壓值是穩定一致的(電容電流IC為0)，負載電流(IL)都由電源電流(I0)供應。但當負載電流發生瞬間變化時，電源電流無法在短時間提供負載電流，造成負載電壓有瞬間壓降。此時電容感受到壓差變化(電荷變化)，產生電容電流(IC不再為0)為負載提供電流(電荷)。在理想其況下，只要電容的容量夠大，放電為負載提供電流，電容只會引起很小的電壓變化，達到減小Noise去耦的功能。相當於電容先儲存一部分電荷能量，當負載需要電荷能量時，能達到快速補充電荷。

儲能等校電路

2. 阻抗

從阻抗的角度去看電容，也就是我們常做的PDN分析的角度。如果我們想要△V的變化量最小，有兩個方向可以考慮。(1) 讓電流變化最小(2) 讓阻抗足夠小。第一個方法通常是IC的設計決決定，有需IC的Fuction就是需要大電流變化。第二個就是用去耦電容來達到最小阻抗目的，在高頻下，電容的阻抗 𝑍c=1/𝑗𝜔𝐶會降低，因此去耦電容在高頻時提供一條低阻抗的旁路，能有效地將高頻雜訊或瞬態電流導引到地（GND），減少供電電壓的波動。

電源系統

等等!?旁路??對沒錯旁路電容其實跟去耦電容的本質是一樣的。個人認為通常會有旁路和去耦電路的區別僅是解讀的角度不同的區別。打個比方，以前學電子學的共射級電路[2]，C1和C2是耦合電容(AC coupling)這個比較沒有爭議。但C4我通常會說是旁路電容，因為這顆電容的目的是要高頻走C4那條路避免走電阻RE那條路，而C3就是要濾除Vcc電源上的高頻Noise，通常會說是去耦電容(應該吧XD)

BJT共射級電路

去耦電容阻抗的角度，這也是我們通常使用Target impedance去定義整個PDN的想法。只要整個電源系統的Z11 prfile沒有超過Target impedance就是Pass。至於如何定義Target impedance，主要是在△I的定義，這需要根據設計產品的電源系統去定義，這又是另外個Topic了。

去耦電容量

這時候初入PI設計的小夥伴們就會想，原來阿!平常都看電源阻抗，都沒有想到，要放的電容值的電荷夠不夠給IC。我們假設理想電路情況需要多大電容?IC為了輸出高電平，需要抽載多少電流?假設訊號上升時間1ns，需要瞬間抽載10A的瞬態電流。也就是說電容的儲存的電荷需要在1ns內補償所需的電荷量。由電容的電壓與電流的關係可以知道需要多大的電容值能補償IC，由於電容與IC是並聯關係，電壓是一起連動的。所以我們只要算出可允許的電壓波動量，即可利用上述的抽載關係算出容值C的大小，至於如何理解這個關係式可以參考[3]。

假設IC電源電壓為3.3V，電壓裕量+-5%，所以就是3.3V0.05=0.165V，得到C=I(dt/dv)=10A*(1ns/0.165V)=60nF。所以我應該從儲能都角度去設計去耦電容大小才對?

這時候會想，诶~? 10A的電流只需要60 nano阿?!不是阿!?我平常都加爆0.1 uF和1 uF的電容，但電源還是有過大的Noise阿?!

電容電流與電壓關係 [4]

確實因為我們設計的是整個電源網路，也就是電容量在電源網路設計上其實並非解決Noise的主要手段，因為電容與電源網路裡面除了電容之外，還涵蓋了另一個Trouble Maker — 電感。

那這時會想，算這個電容量是算個自我成長的嗎?其實算電容量還是有必要的，只是這個工具不是使用在電源網路設計上，我們把Scale縮小到Chip裡面的電路內，我們就可以利用這個概念去算實際電路上所需要的去耦(旁路)電容量。通常Chip會有個消耗功率值PD去推算[5]

實際電容特性

在實際的電容中不僅存在電容量C，還存在電阻分量ESR（等效串聯電阻）、電感分量ESL（等效串聯電感）、與電容並聯存在的EPR（等效並聯電阻）。EPR與電極間的絕緣電阻IR或電極間有漏電流有關。[6]

電容特性曲線與等校電路 [6]

其中ESL的值限制了電容元件的特性，可以從電容阻抗曲線中得知，過了諧振點後，電容不在是電容特性而是電感性。諧振點可以透過以下關係式計算，有興趣可以參考電容的頻率特性[6]

電容諧振頻率[6]

也就是在座電源網路設計，電容要放多少其實是取決於電容的諧振點。也就是所電容的諧振點需要涵蓋到我想要去耦的Noise的頻率，但以目前電容的技術和成本考量，很難慮到高頻(100MHz以上)的雜訊。所以在板級(系統級)我們經常使用Target impedance的方法來去盡可能降低100MH以下的阻抗值。

目標阻抗法

提到目標阻抗法並需要對Z11 曲線有所認知，在電源網路上設計的定義會是從Chip (Die)往VRM端看的阻抗與頻率關係的曲線圖[8]。我Die端看過去會有Die上metal的電阻與電感(通常很小)和on die C，經過PKG再到PCB最後到PMIC or VRM，組成整個系統的電源網路。而Target impedance計算的就是在Z11 profile上的紅色橫線。可以看到藍色曲線的阻抗值會超出紅色的限制線，而去耦電容的容值就是根據電容諧振點去抑制電源網路上所要減小的阻抗頻段至小於目標阻抗值。

PDN的組成與Z11 profile

這是時候有經驗的小夥伴就會想，不是阿?!有時候電路的高阻抗都在100MHz以上，去Murata看要找到100MHz以上的諧振點電容，符合該頻率的電容往往難以找到，或是成本過高。

確實，在實際板級設計上會遇到的問題，因為Target impedance屬於過渡設計。在△I的假設上過於全面的假設，什麼意思呢?以上的的例子來看△I=Imax-Imin是基於瞬態電流來定義的，但實際Chip的工作狀態不一定是不斷的開關作動，很有可能瞬態抽載完有一段時間是穩態的，從頻域來看可能抽載的電流頻段僅在高頻段(1GHz以上)，低頻段(100MHz以下)並無能量抽載。所以用這個△I的阻抗定義會有點過於嚴謹。

這時候會想那我要怎麼知道怎麼定義目標阻抗? 其實還真的沒有統一的定義標準，也就是根據產品的系統來定義，嚴謹一點就的定義△I=Imax，鬆一點就定義△I=0.5*Imax。或是直接請晶片廠商供Chip power model 提供阻抗Guildline，可能定義幾個頻段範圍內的阻抗值。詳細的定義方式可以參考[6][7][8][9]的文獻。我的經驗是只要晶片上的on die C夠大和PKG的電感夠小，讓mountain的Peak在100MHz以下，如下圖紅圈所示。PCB板上的去耦電容才會有作用。

另外在實際放置電容上，還需要考慮安裝電感的問題。這是根據焊錫與整體電容的回流路徑有關，屬於PI layout優化的範疇。另外早期教科書有談到電容的有效範圍，但我個人這個問題不大，因為目前的晶片Layout指南都會建議能多接近Chip就多接近。

參考文獻

[1] PDN Planning and Capacitor Selection, Part 1, Barry Olney

[2] https://zh.wikipedia.org/zh-tw/%E5%85%B1%E5%B0%84%E6%A5%B5

[3] ic=cdv/dt 如何理解

[4] High CV MLCC DC BIAS and AGEING Capacitance Loss Explained

[5] 透彻详解（3）旁路电容100nF_0.1uF的由来计算

[6] Power Integrity — PDN頻域Z參數解析

[7] 定義目標阻抗的電源完整性優化設計

[8]Principles of Power Integrity for PDN Design:, Larry Smith and Eric Bogatin

[9] 电源完整性介绍